一文详解全耗尽SOI纳米CMOS技术

多年来一些半导体研究机构与企业界持续致力于研究、开发SOI 平面及三维集成器件技术。近年全耗尽（FD）SOI 器件技术正在纳米CMOS 新型集成芯片及应用领域取得显著进展。FDSOI 晶体管虽然是一种平面器件，但其全耗尽特点令其具有与 FinFET 相近的特性，可以有效抑制 DIBL等短沟道效应。而且由于 FDSOI 器件具有超薄层平面器件结构与背栅控制等特点，与立体栅晶体管相比，FDSOI 器件具有寄生电容较小、工作频率较高、功耗较低等优越性。虽然 FDSOI CMOS 芯片集成度低于 FinFET集成芯片，但从性能、功能、能耗、成本4个方面的因素综合研判，FDSOI 技术对于毫米波移动通信、物联网（IoT）、智能电子等多种新兴领域正在快速发展的集成系统具有某些优势，因而在纳米CMOS制造技术发展新阶段受到重视。

图8.71为 FDSOI-CMOS 器件典型结构示意图。这种器件需要应用超薄顶层硅 SOI硅片制作，器件层硅厚度仅约10 nm，隐埋SiO2层约20 nm。为确保集成芯片中晶体管特性一致，SOI 硅片必须高度均匀，要求顶层硅厚度及平坦度误差小于1nm。除了本书第9章讨论的 SOI 材料及器件所固有的抗辐照等优越性，平面 FDSOI-CMOS 电路结构中，由超薄硅晶层形成的晶体管，通过STI和隐埋氧化层形成完全的介质隔离，并可根据电路对晶体管特性需求，在由超薄BOX介质与衬底硅层构成的背栅上，施加不同极性与大小的偏压，调节阈值电压，沟道区可保持低掺杂浓度，有利于降低阈值电压与电源电压，制造静态与动态运行都可降低功耗的纳米CMOS 系统集成芯片。FDSOI 器件具有良好射频和模拟电路特性。相对于立体栅 FinFET集成技术，平面 FDSOI纳米CMOS技术制作工艺有所简化，光刻掩模层次减少，利于降低产品制造成本，可能成为许多对低能耗、低成本、高可靠性要求很高的系统芯片优选技术。

FDSOI 纳米 CMOS 制造基本工艺，虽然与体硅衬底平面集成芯片工艺有许多相近之处，但需要结合SOI 材料与器件特点进行调整，其中存在许多材料、器件、工艺难题。例如，如何实现大直径 SOI晶片材料与器件参数高度均一性，就有多方面难点，因而使这种技术产品长期未能形成规模生产。近年一些专注于 SOI 器件技术的研发机构与企业，应用材料性能显著改善的超薄、超平优质 SOI 晶片，采用优化的异质源漏区等应变沟道迁移率增强技术、高k介质与金属栅结构、前栅或后栅置换法金属栅工艺等平面集成工艺，先后研发成功28 nm、22 nm 全耗尽CMOS 集成芯片制造技术与产品。

在全耗尽 SOI纳米CMOS 技术发展过程中，研究者一直通过应用新工艺、新薄膜材料等途径，改进器件结构，优化晶体管性能，提高集成芯片密度与电路速度，降低电源电压与能耗。由于前栅工艺有利于简化工艺流程，改进前栅工艺及其HKMG 栅叠层结构，成为近年FDSOI 器件重点研究课题之一，并取得显著进展。通过HKMG 叠层材料和界面工艺调节，可在NMOS 与PMOS 器件介质层上，形成双功函数金属栅结构。图8.72为应用前栅工艺研制的22 nm FDSOI-CMOS 实验芯片中NMOS 与PMOS 晶体管的剖面结构。由图8.72可见，NMOS 与 PMOS 晶体管应用硅与 SiGe 沟道，两种晶体管分别由 Si（P）、SiGe（B）原位掺杂同质与异质外延技术，形成高掺杂提升源漏区，以降低晶体管串联与接触电阻。SiGe 源漏区使PMOS 器件沟道区产生压应变，增强空穴迁移率。也有FDSOI 研究报道，为提高 NMOS沟道电子迁移率，应用 SiC（P）源漏区。

在CMOS集成芯片工艺中，通常先形成STI 隔离槽。在近年研发成功的一些 FDSOI-CMOS 制造工艺中，为引入 PMOS 晶体管高迁移率空穴 SiGe沟道，采用后 STI隔离与热凝聚 SiGe单晶层形成相结合的工艺。图8.73显示这种工艺的主要步骤如下：

（1） 在超薄 SOI 硅层上外延生长超薄 SiGe 晶膜。

（2）应用光刻、RIE 刻蚀等多种工艺集成，形成STI隔离槽，界定晶体管有源区，并去除NMOS 器件区域的 SiGe层。

（3）应用热凝聚（thermal condensation）工艺，通过表层硅氧化、锗分凝与嵌入下层硅晶格，在BOX上形成 PMOS晶体管的SiGe异质有源区。

图8.74显示 SiGe/Si/BOX 多层膜在热凝聚工艺前后的 TEM剖面结构及晶体变化。用这种热凝聚工艺可形成锗含量为25%的超薄SiGe 应变沟道单晶层，成功用于22nmFDSOI-CMOS 制造技术。实验芯片测试表明，应用这种 SiGe 沟道 PMOS技术，可以有效提高沟道空穴迁移率，增加PMOS 器件驱动电流，使 FDSOI-CMOS 集成电路高频特性改善，并获得较高工艺良率，有益于降低制造成本。

现今 FDSOI -CMOS 制造技术，在继续优化与扩展22 nm产品工艺及设计的同时，已推进到14nm、12 nm 开发阶段，并正在取得进展，还有一些研究工作致力于探索 10nm、7 nm等更小尺寸 FDSOI-CMOS 技术可行性。对于尺寸愈益缩微的FDSOI 器件，如何优化沟道载流子增强技术，是影响晶体管与纳米CMOS集成芯片功能与能效的关键课题之一。有研究工作利用应变 SOI 晶片（SSOI）和 PMOS 器件区的高锗含量 SiGe，分别形成张应变与压应变高迁移率载流子沟道［35.90。还有研究工作报道，在较低工艺温度条件下实现 FDSOI -CMOS 器件制造。实验表明，通过改进源漏延伸区离子注入相关工艺，并与提升源漏接触区外延工艺及载流子迁移率增强技术相结合，可在 500~600°C低温条件下，制作高性能 FDSOI-CMOS集成器件。这种低温FDSOI 技术，有可能用于发展顺序式三维叠层高密度集成技术。概括而言，逐渐成熟的 FDSOI-CMOS 集成芯片技术，正在为半导体集成技术发展，提供一种有别于体硅衬底 FinFET集成芯片技术演进的新选择，可用于开发多种低能耗、高性能集成芯片与电子信息系统。

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